МОДЕЛИРОВАНИЕ ПОДСИСТЕМЫ ПАМЯТИ МНОГОПРОЦЕССОРНЫХ СИСТЕМ С БУФЕРНЫМ УСТРОЙСТВОМ С НЕСКОЛЬКИМИ ОЧЕРЕДЯМИ НА ОСНОВЕ ОТКРЫТЫХ СЕТЕЙ МАССОВОГО ОБСЛУЖИВАНИЯ

MODELING MEMORY MULTIPROCESSOR SYSTEMS WITH A BUFFER DEVICE WITH MULTIPLE QUEUES BASED ON OPEN QUEUEING NETWORKS

Alexey Martyshkin

candidate of Science, assistant professor Department of Computational Systems and Machines of Penza State Technological University,

Russia, Penza

E-mail: Alexey314@yandex.ru

Работа выполнена при финансовой поддержке РФФИ (Проект № 16-07-00012 А).

АННОТАЦИЯ

В данной статье исследуются модели подсистем памяти многопроцессорных систем с буферным устройством с несколькими очередями. Приводятся результаты моделирования. Даются выводы по работе.

ABSTRACT

This article explores models of memory subsystems for multiprocessor systems with a buffer device with multiple queues. The results of simulation. Given the conclusions of the work.

Ключевые слова: математическая модель, система массового обслуживания, буферное устройство, производительность, многопроцессорная система.

Keywords: mathematical model, queueing system, buffer device, performance, multiprocessor system.

В современных многопроцессорных вычислительных системах весьма широко применяется память с архитектурой UMA [7; 11], но её использование ограничивает наращиваемость процессорных узлов из-за возникновения конфликтных простоев запрашивающих процессоров, что в большой степени снижает производительность вычислительной системы. В работах [4; 13; 15] проводятся исследования проблем подсистемы «процессор-память». Здесь более подробно освятим вопросы исследования моделей подсистем памяти многопроцессорных систем с буферным устройством с распределенными очередями. В качестве исследуемой модели возьмем схему многопроцессорной системы с буферным устройством [9; 10].

Интенсивность потока заявок на входе сети определяется суммарным потоком заявок процессоров  l_i= a_{i +} транзакции, обеспечивающие кэш-когерентность. Заявка, поступившая в СМО S_i и заставшая его занятым, становится в очередь, причем. Заявка, обслуженная в СМО S_i, с вероятностью p_ij поступает на обслуживание в одну из СМО S_j (j=2,…,m+1). Получив полное обслуживание, заявка покидает сеть с вероятностью p_i0 [1; 2].

Структура модели МПС с архитектурой UMA с «интеллектуальным» [14] буферным устройством [12] с разными очередями на запись и чтение и её граф передач показаны на рисунке 1. Источником заявок являются процессоры (S₀), генерирующие потоки транзакций чтения, записи в память [3; 6]. В качестве обслуживающих приборов выступают общая шина (S₁), буферное устройство (буфер записи (S₂) и буфер чтения (S₃)) и общая память (S₄).

а)                                                    б)

Рисунок 1. Структура модели МПС с архитектурой памяти UMA с буферным устройством с разными очередями на запись и на чтение (а) и граф передач стохастической сети (б)

Анализ влияния числа процессорных узлов на реальную пропускную способность подсистемы «процессор-память» с архитектурой памяти UMA с буферным устройством с разными очередями на запись и чтение.

Исходные данные: число обслуживающих каналов (модулей ОП) в СМО  = 4; число источников нагрузки (процессоров) цп = 2–17; время обслуживания заявок одним каналом (модулем ОП) n=37,5 нс; интенсивность потока запросов l=0,028 запроса/нс.

При Мцп=2–9 в исследуемой системе длина очереди l <0,1 (от 0,0001до 0,0974 заявок), время ожидания в очереди – от 0,0099 до 2,6166 нс.

При Мцп=10 число заявок в очереди достигает 0,1609 заявки, время ожидания в очереди увеличивается до 3,8888 нс, время ответа памяти равно 88,8888, что в 1,046 раза превышает значение при М=2.

Рисунок 2. Влияние числа модулей памяти на латентность при одной и двух очередях обращения к памяти

Анализ влияния числа модулей памяти на реальную пропускную способность подсистемы «процессор-память» с архитектурой памяти UMA с буферным устройством.

Исходные данные: число обслуживающих каналов (модулей ОП) в СМО K = 1-8; число источников нагрузки (процессоров) M = 4; время обслуживания заявок одним каналом (модулем ОП) n=37,5 нс; интенсивность потока запросов l=0,028 запроса/нс.

Моделирование показало, что среднее число занятых каналов b для данной системы при заданной интенсивности потока задач составляет 0,9420, т. е. не превышает 1. Среднее число заявок в системе при К>2 также не превышает 1.

Таким образом, оптимальное число модулей памяти 3–5.

Рисунок 3. Влияние модулей памяти на латентность при одной и двух очередях обращения к памяти

Предложенные модели были применены для получения сравнительных характеристик четырехпроцессорных систем с общей шиной (ОШ) и архитектурой памяти типа UMA с буферным устройством памяти с разными очередями от буфера записи и буфера чтения. Моделирование производилось с помощью программ [5; 8]. Исходные данные были получены для архитектур, в которых использовались процессоры Pentium 4 с тактовой частотой 2800 МГц, модули памяти DDR PC-3200 400 МГц DDR, (время такта – 5 нс) и шина QDR 800МГц (QDR, время такта – 5 нс, цикл шины – 2,5 нс).

Время обращения к памяти рассчитывалась на основе ее таймингов и статистических данных о шансах возникновения разных режимов доступа. Это время составило 37,5 нс.

В результате моделирования были получены значения, представленные в таблицах, приведенных выше. Во всех вариантах «узким местом» являлась общая шина. По результатам расчетов можно сделать выводы и предложить вполне конкретные решения по увеличению производительности МПС.

По результатам проведенного исследования можно сделать следующие выводы.

В МПС архитектуры UMA при функционировании в многозадачном режиме поток заявок непрерывное возрастает, что объясняет большее число обслуженных заявок. При этом латентность памяти данной системы ниже, чем при однозадачном режиме. Это объясняется тем, что ПУ не ожидая ответа памяти делают новый запрос. При этом жизнеспособность системы выше, поскольку даже при высоком потоке заявок система не перегружена в отличие от первой, где подсистема памяти не справляется с высокой интенсивностью запросов.

Список литературы:

1. Бершадская Е.Г. Анализ технологий поддержки научных исследований. [Текст] // XXI век: итоги прошлого и проблемы настоящего плюс. Пенза: ПензГТУ, 2015. № 3 (25). С. 11–17.
2. Бершадская Е.Г. Моделирование. Модели систем и методы принятия решений: учебное пособие. – Пенза: Изд-во Пенз. гос. технол. акад., 2012. – 144 с.
3. Воронцов А.А. Анализ распределения и моделирование магнитных полей двухкоординатных магнитострикционных наклономеров [Текст] / Ю.Н. Слесарев, А.А. Воронцов, Т.В. Дарченко, В.А. Володин // Информационные технологии. Радиоэлектроника. Телекоммуникации. – Тольятти, Поволжский государственный университет сервиса, 2013. № 3. С. 306–310.
4. Курносов В.Е., Андреева Т.В. Программный комплекс исследования динамики пластинчатых конструкций электронной аппаратуры в широком частотном диапазоне на основе дискретно-непрерывной модели [Текст] // XXI век: итоги прошлого и проблемы настоящего плюс. – 2013. – № 10 (14). – С. 215–221.
5. Курносов В.Е., Андреева Т.В. Учебно-научный программный комплекс решения задач анализа и синтеза конструкций [Текст] // XXI век: итоги прошлого и проблемы настоящего плюс, – 2015, – № 3 (25). – С. 202–209.
6. Мартышкин А.И. Исследование алгоритмов планирования процессов в системах реального времени [Текст] // в сборнике Современные методы и средства обработки пространственно-временных сигналов сборник статей XIII Всероссийской научно-технической конференции. Под ред. И.И. Сальникова. Пенза, 2015. – С. 118–124.
7. Мартышкин А.И. Исследование подсистем памяти с буферизацией транзакций на моделях массового обслуживания [Текст] // XXI век: итоги прошлого и проблемы настоящего плюс. – 2011. – № 3. – С. 124–131.
8. Мартышкин А.И. Комплекс программ для определения характеристик диспетчеров задач многопроцессорных систем с использованием приоритетных стохастических сетей массового обслуживания [Текст] / Р.А. Бикташев, А.И. Мартышкин, Н.Г. Востоков // Фундаментальные исследования. – 2013. – № 10-1. – С. 13–20.
9. Мартышкин А.И. Математическое моделирование аппаратного буфера памяти многопроцессорной системы [Текст] // в сборнике: Оптико-электронные приборы и устройства в системах распознавания образов, обработки изображений и символьной информации. Распознавание-2015 сборник материалов XII Международной научно-технической конференции, 2015. – С. 247–249.
10. Мартышкин А.И. Разработка аппаратного буферного устройства памяти многопроцессорной системы [Текст] // Фундаментальные исследования. – 2015. – № 12-3. – С. 485–489.
11. Мартышкин А.И. Разработка и исследование разомкнутых моделей подсистемы «процессор-память» многопроцессорных вычислительных систем архитектур UMA и NUMA [Текст] // Вестник РГРТУ. – 2015. – № 54. – Ч. 1. – С. 121–126.
12. Мартышкин А.И. Реализация аппаратного буфера памяти многопроцессорной системы [Текст] // в сборнике: Новые информационные технологии и системы сборник статей XII Международной научно-технической конференции. 2015. – С. 96–99.
13. Печерский С.В., Печерская Н.С. Особенности построения узла доступа к телематическим услугам связи в вузе [Текст] // XXI век: итоги прошлого и проблемы настоящего плюс. – 2014. – № 3 (19). – С. 196–199.
14. Сальников И.И. Критерии отнесения устройств и систем обработки информации к интеллектуальным [Текст] // XXI век: Итоги прошлого и проблемы настоящего плюс, – 2012. – № 1 (5). – С. 11–15.
15. Сальников И.И. Методы и алгоритмы сегментации бинарных изображений на основе построчного анализа [Текст] // XXI век: Итоги прошлого и проблемы настоящего плюс. – 2014. – № 3 (19). – С. 208.