Поздравляем с Новым Годом!
   
Телефон: 8-800-350-22-65
WhatsApp: 8-800-350-22-65
Telegram: sibac
Прием заявок круглосуточно
График работы офиса: с 9.00 до 18.00 Нск (5.00 - 14.00 Мск)

Статья опубликована в рамках: Научного журнала «Студенческий» № 23(67)

Рубрика журнала: Технические науки

Секция: Радиотехника, Электроника

Скачать книгу(-и): скачать журнал часть 1, скачать журнал часть 2, скачать журнал часть 3, скачать журнал часть 4

Библиографическое описание:
Качура С.А. ИССЛЕДОВАНИЕ И РАЗРАБОТКА 12 ГГЦ СВЧ КОМПАРАТОРА С ЗАЩЕЛКОЙ НА ВЫХОДЕ // Студенческий: электрон. научн. журн. 2019. № 23(67). URL: https://sibac.info/journal/student/67/147286 (дата обращения: 29.12.2024).

ИССЛЕДОВАНИЕ И РАЗРАБОТКА 12 ГГЦ СВЧ КОМПАРАТОРА С ЗАЩЕЛКОЙ НА ВЫХОДЕ

Качура Сергей Анатольевич

магистрант, кафедра ИЭМС, НИУ МИЭТ,

РФ, г. Москва

Одним из базовых строительных блоков современных АЦП является компаратор. Компаратор – это устройство сравнения аналоговых сигналов, используемый для выполнения функции сравнения двух входных сигналов между собой, или одного входного сигнала с определенным опорным сигналом. При этом на выходе определены два значения выходного сигнала, которые могут быть КМОП сигналами или другими доступными интерфейсами.

В последние годы высокоскоростные и малопотребляемые аналоговые цифровые преобразователи широко применяются в схемах цифровых сигнальных процессоров и новых поколений систем связи. В качестве основного элемента таких АЦП используется компаратор, который определяет производительность всей системы построения АЦП.

Технология SiGe имеет высокую частоту среза, поэтому у этой технология есть большое преимущество по скорости в сравнении с технологией КМОП. В данной работе рассматривается разработка высокоскоростного компаратора, сделанного на технологии кремний-германий, использовав биполярные транзисторы, которые предназначены для сверхскоростных и высокочастотных интегральных схем. Тем не менее, у этой технологии есть свои недостатки в связи с большой потребляемой мощностью и большой площадью кристалла.

Компаратор состоит из предварительного усилителя, регенеративной защелки и выходного буфера.

 

Рисунок 1. Электрическая схема предварительного усилителя

 

Чтобы оценить усиление предварительного усилителя используется амплитудно-частотная характеристика (рис.2)

 

Рисунок 2. Амплитудно-частотная характеристика

 

Стоит отметить, что запас по фазе в данном усилителе не имеет никакого физического значения для системы, так как условие генерации в компараторе невозможно.

Выход предварительного усилителя соединяется с регенеративной защелкой (рис. 3).

 

Рисунок 3. Электрическая схема регенеративной защелки

 

Для проверки работы схемы компаратора используется временная диаграмма (рис.4).

 

Рисунок 4. Временная диаграмма работы компаратора

 

Разница между логическими уровнями равна 280 мВ, что соответствует спецификации интерфейса LVDS.

В данной работе исследован и разработан компаратор, который работает на частоте 12 ГГц. Разрядность компаратора, позволяет создать 8-разрядный АЦП, так как полученное напряжение смещения равно 3мВ. Передача осуществляется с помощью интерфейса LVDS. Компаратор корректно работает при технологическом разбросе PVT: typical, fast, в диапазоне температур от -60 до 125 градусов. Напряжение питания равно 3.3 вольта, с разбросом +- 10%. Компаратор имеет ряд преимуществ по сравнению с высокочастотным компаратором Analog Devices HMC674LC3C. Данное исследование может служить хорошим фундаментом для дальнейшей перспективной разработки данного вида компаратора, с последующим запуском на производство.

 

Список литературы:

  1. Chi-Hang Chan, Yan Zhu, Sai-Weng Sin, U. Seng-Pa, Rui P. Martins, Franco Maloberti, “A 7.8-mW 5-b 5-GS/s Dual-Edges-Triggered Time- Based Flash ADC,” IEEE Transactions on Circuits and Systems I: Regular Papers, Year: 2017, Volume: PP, Issue: 99, Pages: 1 – 11.
  2. Hajime Shibata, Victor Kozlov, Zexi Ji, Asha Ganesan, Haiyang Zhu, Donald Paterson, “16.2 A 9GS/s 1GHz-BW oversampled continuoustime pipeline ADC achieving _161dBFS/Hz NSD,” 2017 IEEE International Solid-State Circuits Conference (ISSCC), Year: 2017, Pages: 278 – 279.
  3. D. -R. Oh, D. -S. Jo, K. -J. Moon, Y. -J. Roh, S. -T. Ryu, “Power-efficient flash ADC with complementary voltage-to-time converter,” Electronics Letters, Year: 2017, Volume: 53, Issue: 12, Pages: 772 – 773.

Оставить комментарий